5月25日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台上发表签字论文《多层电子系统的时候缩微表面（ATimeScalingTheoryforMulti-LayerElectronicSystems）》。

论文解释了本日何庭波在海外电路系统研讨会ISCAS2026上的题为“半导体新旅途探索与践诺”的主旨演讲中，发表的“韬(τ)定律”何如破解摩尔定律濒临的物理和经济困局。

论文还败露了畴昔华为部分麒麟芯片、昇腾芯片的道路酌量:

麒麟2026将引入逻辑折叠架构，CPU性能中枢频率提高至3.1GHz，并参加硅片考据阶段；2027年的麒麟2027将延续采选逻辑折叠，频率提高至3.39GHz；2028年的麒麟2028预计达到3.71GHz，参加硅前考据阶段；到2029年，麒麟2029的CPU性能中枢频率将冲突4GHz。沿此旅途，麒麟SoC在典型使用场景下的效用预计将在3至5年内提高1倍以上，AI硬件集成度预计到2035年增长100倍以上。

昇腾芯片方面，2026年的昇腾950以及随后的昇腾990将采选老练本事的组合：Chiplet、2.5D扇出和通过微凸块及标准间距羼杂键合的3D堆叠。到2030年前后，昇腾990将把逻辑折叠引入AI芯片类别，从其时起3D折叠成为2035年前α的主要载体。沿此旅途，到2035年其硬件集成度预计将增长100倍以上。

何庭波暴露，预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

以下为何庭波论文全文翻译：

多层电子系统的时候缩放表面

单元：华为

节录：华为节录往时六十年，摩尔定律所代表的几何缩微推动了半导体产业的持续杰出。但是，这一产业共鸣一经难以延续：单纯依靠尺寸松开所带来的呈文趋于摧毁，先进制程芯片的想象预算一经杰出单颗十亿好意思元，最先进节点上的每晶体管成本也不再下落。

本文提倡一种后摩尔时期的继任缩微原则——τ缩微。这一原则将“时候”自己，而非晶体管面积，动作意想杰出的中枢目的，并以单一特征时候常数τ动作连气儿全栈的斡旋优化办法，覆盖从晶体管开关到数据中心责任负载约十二个量级的标准。著作展示了两个量产级考据案例。

在转移SoC中，LogicFolding（逻辑折叠）通过把数字电路、模拟电路和存储电路分派到垂直堆叠的有源层中，在固定器件节点下终领路55%的晶体管密度跃升，以及41%的功耗能效提高。

在AI系统中，由内存语义的UnifiedBus（斡旋总线）架构、近封装Hi-ONE光I/O以及角落到名义的3DFolding（三维折叠）共同组成的系统堆栈，预计到2035年可推动硬件集成度增长超100倍。

更深层的宗旨在于秩绪论：τ缩放是自Dennard缩放以来，第一个约略为系数蓄意栈建立共同优化办法的缩微原则。导言自20世纪60年代中期以来，半导体产业一直以纳米动作意想杰出的单元。大致每十八个月，晶体管尺寸松开，频率高潮，单元逻辑门的成本下落。

摩尔定律既是一种劝诫不雅察，也匡助建立了系数蓄意堆栈的一种产业共鸣。如今，这一产业共鸣一经失效。参加7nm节点之后，几何缩微不再提供历史上那样的红利。

光刻开荒正在接近图形化的物理极限，EUV开荒折旧主导了主导晶圆成本，单元晶体管价钱弧线趋于平坦，在某些情况下以至出现回转。对于那些先进光刻开荒获取受限的组织而言，这一料理更早成为现实，也愈加严峻。

因此，产业濒临的中枢问题一经发生变化。问题不再是“晶体管还能松开若干”，而是“究竟应该松开什么，又应该针对什么办法？”。

往时六年，作家方位的华为半导体团队在转移SoC、AI加快器、系统互连和封装等多个方朝上，通过硅片践诺研究了这一问题。得到的论断是，谜底不在于另一个制程节点，也不在于另一种晶体管结构，而在于改变主要优化办法自己。

本文宗旨，畴昔十年电子系统的演进应由几何缩微转向时候缩微，即在系数本事栈中系统性诽谤单一特征时候常数τ，从皮秒级开关的晶体管，到秒级反馈的数据中心责任负载来劝诱——而非几何缩微。

下文将结合2020年5月至2026年5月间参加量产的381款芯片所积贮的劝诫基础，从科学秩绪论和产业道路图两个层面伸开τ缩放的论证。

1.几何时期的终结

在半导体产业的大部分历史中，它唯唯一个中枢任务：让晶体管变得更小。

戈登·摩尔（GordonMoore）在1965年提倡，晶体管密度大致每两年翻一番。十年后，罗伯特·登纳德（RobertDennard）提倡了缩微表面，指出电压和尺寸按比例松开时，不错防守恒定电场。几何缩放与Dennard缩放共同推动了近五十年里每瓦性能和每好意思元性能的指数级提高。

这一样式分两个阶段瓦解。大致在2005年，Dennard微缩领先失效：电压无法再随特征尺寸同比例下落，“暗硅”时期由此开启。几何微缩防守得更久，先后依靠FinFET和全环栅极（GAA）等器件结构延续延展。

但是，参加7nm之后，单纯依赖尺寸微缩所取得的收益一经趋于摧毁。其原因一经特别明确：速率实足使本征蔓延对沟说念长度的依赖从正常沟通降为线性沟通；局部互连中的寄生电阻和电容越来越主导标准单元蔓延预算；掩膜成本、EUV折旧以及想象规矩复杂度，使2nm节点的先进芯片想象预算杰出单颗十亿好意思元。

经济后果雷同无法侧目。先进节点上的单元晶体管成本一经趋于平坦，在最前沿节点上以至开动高潮。往时五十年复古产业运转的共鸣——每一代王人能以更低成本取得更多晶体管——一经不再栽植。

对于华为半导体而言，这一排变还重叠了另一项料理：获取最先进光刻开荒渠说念受限。延续假定“下一个节点会搞定问题”已不再可行。

六年前，几何微缩道路图参加平台期，迫使团队面对一个更根蒂的问题。回头看，这亦然系数行业晨夕王人必须面对的问题。

2.时候，而非空间：摩尔时期真实的货币

如若从终局用户所感知的骨子影响来看，摩尔定律根蒂上从来王人不仅仅对于几何尺寸。更小的晶体管之是以提高系统性能，是因为它们切换更快。更密集的互连之是以能提高性能，是因为信号传播距离更短。更高的集成度之是以能提高性能，是因为数据跨越的鸿沟更少。

每一代本事所带来的骨子，其实王人是时候的压缩：在器件层面从皮秒到纳秒，在芯片层面从纳秒到微秒，在系统层面从微秒到秒。空间微缩仅仅压缩时候的用具。

阻塞到这少许后，一个不言而喻的重构念念路便出现了：应当把时候自己动作主要目的。在堆栈的每一层——晶体管、电路、芯片和系统——王人不错界说一个特征时候常数τ，并将其缩减为斡旋优化办法。这么一来，几何微缩仅仅成为缩减τ的多种本事之一，不再是唯一路子。

这一原则被称为τ微缩。本文提倡，应将其动作继几何摩尔微缩之后，率领半导体演化的新原则。表情上，τ被视为一个分层结构，不错判辨为：

其中，τ_transistor、τ_circuit、τ_chip和τ_system分别暗示晶体管层、电路层、芯片层和系统层的时候常数。每一层的τ王人由其基层结构以及该层引入的组织和通讯支拨共同组成。τ的责任空间在时候上大致横跨十二个数目级，从皮秒到秒；在空间上也覆盖从纳米到千米的相似标准。

每一层王人有不同的τ诽谤机制：

晶体管层：中枢是本征开关蔓延，可通过转移率提高、应变工程、高κ/金属栅、GAA架构等方式改善。与此同期，局部互连的寄生电阻和电容正在变得越来越迫切，还需要进一步诽谤局部互连的寄生R和C。如今，这些寄生参数所形成的蔓延一经达到本征渡越时候的数倍。

电路层：中枢是信号旅途上的RC传播蔓延，可通过低电阻率导体、低κ介质，以及更迫切的垂直集成来裁汰线长。

芯片层：中枢是蓄意蔓延和存储拜访蔓延，可通过架构采选、活水线深度、存储层级结构和片上互连网罗进行优化。

系统层：中枢是端到端音问传输和同步时候，可通过互连拓扑、合同栈和网罗结构想象来诽谤。

从这一分层表述中，不错得到一个有用的代际规矩：

其中微缩因子α并非通用常数，而与应用场景关联。迄今为止的量产劝诫骄气，在功耗受限的转移开荒中，α约为每年1.3倍；在安全要道型自动驾驶系统中，α约为每年1.5倍；在AI责任负载中，α最高可达每年10倍，因为婉曲量会班师升沉为经济价值。

τ之是以约略成为一个灵验的中枢目的，而不是对既有目的的再行定名，是因为它在系数堆栈中具有一致性。频率、蔓延、带宽和婉曲量在各自层级上王人受τ主管。工艺本事东说念主员、电路想象东说念主员和系统架构师不错围绕吞并个量、用相通单元伸开筹商。

τ是终了端到端全栈协同优化的共同话语。往时那种各层独处优化、时序动作残差的时期一经扫尾。

3.逻辑折叠：转移SoC的考据案例

τ微缩的第一个量产范畴考据是在转移领域完成的。智高东说念主机SoC是一种特殊案例：一颗芯片险些组成了系数系统。它无法依靠多插槽并行来弥补性能短板，也无法用千节点互联架构来粉饰慢速链路。用户最终感知到的全部性能，王人来自单颗芯片，同期还受几瓦功耗包络和手持开荒热想象料理。

2020年以后，先进节点获取受限，实验问题变成了：在节点固定的情况下，何如延续在单颗芯片上终了代际性能校正？

由此产生的谜底便是逻辑折叠（LogicFolding）。

界说：逻辑折叠是一种想象程序。它按照时候标准微缩原则，将数字电路、模拟电路和存储电路分离到垂直堆叠的有源层中，以合伙优化性能、功耗和面积。

数字电路可分为组合逻辑和时序逻辑。组合逻辑是寄存器之间的布尔网罗，时序逻辑则是保持状况的触发器。数字系统的性能上限由相邻触发器阶段之间的要路路子蔓延决定，而要路路子蔓延又主要受到旅途上的互连RC和门级数目影响。

传统优化把门电路放弃在二维平面中，并通过其上方的金属层布线。线越长，寄生RC越大，要路路子越慢。

逻辑折叠解除了平面假定。要路路子上的门电路被散播到两个，畴昔以至更多个垂直堆叠的有源层中，并通过超细间距羼杂键合联接。

从电路想象者的视角看，这两个层推崇为一个连气儿的布局基底，单元不错跨越晶圆鸿沟散播，就像晶圆鸿沟成为额外的一层金属层。信号布线显耀裁汰，寄生RC大幅下落，时钟偏私收紧，吞并器件节点下芯片不错更高的时钟频率运行。

为了让逻辑折叠施展这些收益，需要使羼杂键合间距与顶层金属间距之间的齿轮比保持较低。践诺中这一比例大致需要低于3，越低越好。

以现时约720nm的顶层金属间距为例，这意味着羼杂键合间距需要低于2μm，联想状况下齿轮比接近1，此时键合界面处的鸟笼式布线支拨基本隐没。

要达到这一间距，同期满足覆盖精度低于0.5μm、TSV缩微（CD和KOZ低于1.5μm、TSV间距低于6μm），以及通过智能冗余终了接近100%良率，需要供应商和互助伙伴生态阅历多年工艺开发。

在麒麟2026上测得的终结是具体的：

·晶体管密度在一代内从155MTr/mm²阶跃式提高至238MTr/mm²。该密度按公式

蓄意，麒麟SoC想象的面积愚弄率为68%。这一提高幅度在往时频频需要三年的几何微缩才能终了。

·SoC性能中枢的能效提高41%，最高时钟频率提高接近13%。

·一个跨越荆棘两层构建的高速全局NoC数据通路，使数据旅途占用面积诽谤55%，同期提高了供电踏实性。

·后硅时钟偏私休养决策独处孝敬了杰出5%的SoC性能提高。

·在SRAM上，由于拜访速率、每比特能耗和面积蛮横依赖位线和字线长度，逻辑折叠裁汰了要路路子，诽谤了每比特能耗，并使责任频率提高杰出40%。

·在一个代表性处理中枢上，双层折叠架构使时钟缓冲器数目减少杰出50%，时钟偏私诽谤25%，线长减少约30%。

这些收益是在固定器件节点上终了的，开头并非新的光刻才调，而是逻辑在三维空间中的拓扑重组。

麒麟2026中搭载的逻辑折叠终了存意保持保守策略。羼杂键合间距达到1.5μm；TSV着陆仅比顶层金属向下鼓吹一步；折叠也仅仅采选性应用于要路路子，而非系数想象。即便如斯，本年CPU性能中枢频率一经回到3.1GHz。

畴昔十年，逻辑折叠预计将从局部要路路子折叠发展为全范畴、多层折叠，即每个封装内包含三层、四层以至更多有源层。这一演进将受到更低温度羼杂键合，以及TSV着陆从顶层金属下移至M6的赞成。后者约略开释杰出30%的高层布线资源。2026年至2035年期间，必一体育官方网站晶体管密度预计将提高至400MTr/mm²及以上。

与此同期，逻辑折叠使麒麟约略显耀提高CPU中枢频率，并朝4GHz及更高办法鼓吹。该道路图在本事上可行，在成本上也具备经济合感性。

表1KirinCPU性能中枢责任频率趋势

边栏A：逻辑折叠概览

·羼杂键合间距：低于2μm；Kirin2026为1.5μm；办法齿轮比约为1。

·覆盖精度：低于0.5μm。

·TSVCD/KOZ：低于1.5μm；间距低于6μm；失效用低于100ppm；开荒率99.9%。

·良率：通过智能冗余接近100%。

·晶体管密度：155→238MTr/mm²，单步终了。

·SoC性能中枢能效/频率增益：+41%/+13%。

·SRAM责任频率：提高杰出40%。

·代表性中枢上的时钟缓冲器数目/时钟偏私/线长：-50%/-25%/-30%。

4.从皮秒到微秒：AI数据中心中的τ缩微

一个当然的问题是，在毫瓦级智高东说念主机场景中形成的原则，是否约略转移到吉瓦级AI端庄和推理系统中。AI责任负载位于τ光谱的另一端：它面对的并非单颗芯片，而是数百乃至数千颗芯片像一台机器一样协同运行。往时十年，AI系统的总算力大致增长了六个数目级。

谜底是笃信的，前提是将τ动作系统级办法，并把它应用于整条链路，而不是局限在单个加快器里面。

两个事实塑造了AI场景中的τ论证。

其一，AI系统仍在持续蔓延，从一颗芯片到数十颗、数百颗，并越来越多地走向数万颗。

其二，当代AI系统的能耗预算和材料预算主要由数据主导，而非由蓄意主导。在大型AI集群中，杰出80%的能量被消耗在数据转移上；杰出70%的系统成天职派给数据存储。

其含义十分班师：减少数据在芯片之间、机架之间以及封装里面传输所消耗的时候，至少与减少蓄意自己所消耗的时候同等迫切。

在AI范畴上，τ标准微缩通过三个协同层终了：系统互结合构UnifiedBus、近封装光引擎Hi-ONE，以及封装自己的拓扑重组3DFolding。

4.1UnifiedBus：以τ为优先的系统互连架构

传统的多节点、多加快器架构需要让数据穿过多层重叠合同：PCIe联接主机，机箱里面的NVLink或稀疏互连，机箱之间的Ethernet或InfiniBand，以过火上的软件栈辛劳内存拜访。每一层王人会带来合同转移、额外序列化、额外DMA缓冲和进一步抓手。每一次转移王人会增多蔓延，诽谤可靠性，并带来额外成本。

UnifiedBus，简称UB，用单一合同取代这一堆栈。该合同可在机箱里面和机箱之间运行，是一种完全点对点的互结合构，约略在系数系统内原生表现内存语义。数据转移被简化为内存语义层上的无转移点对点传输，并用硬件管理一致性取代软件栈音问传递。

测得收益约为两个数目级：端到端辛劳拜访蔓延从TCP/IP类合同栈中常见的数十微秒，下落到约100ns。沿主导通讯轴的系统τ约诽谤500倍。在机架标准上，这使系统牢固接近一台具备结构一致性的单体机器，里面称为System-as-One-Chip（系统即单芯片）。

4.2Hi-ONE：封装级光I/O

当通讯蔓延被诽谤后，新的瓶颈会发生转移。提高单个机架内芯片密度会把功率密度和可靠性推特地限，也会把电气SerDes推特地限。在每颗AI芯片400Gb/s的速率下，铜缆仍然是老练可靠的决策。但参加每颗芯片多Tb/s级别后，铜缆在物理上变得不切实验：SerDes传输距离裁汰，线缆变得过于清贫，面板安设难以终了，散热与供电裕量也会被耗尽。

华为半导体开发的决策是高密度光互连节点引擎Hi-ONE（High-densityOptical-interconnect-NodeEngine），一种近封装光引擎，每个模块可提供8Tb/s带宽，使单条光链路就约略匹配一颗AI芯片的UB带宽。它将所需SerDes传输距离从约100cm裁汰至约5cm，扼杀了清贫线缆，并将传输距离从不及1米扩展至100米，使散播式、吉瓦级数据中心的高密度互连在物理上成为可能。

Hi-ONE背后的想象玄学自己亦然一种τ标准微缩论证。它莫得采选重型DSP来追求高信号保真度，而是采选线性决策，即增强型模拟平衡驱动器和跨阻放大器，并允许UB合同容忍一个专门放宽的误码率。

合同层与物理层之间的这种跨层弃取，诽谤了功耗、成本和集成复杂度，也体现了以τ为优先办法的秩绪论所饱读舞的跨层衡量。4.3N²与N的逆境，以及3DFolding的势必性AI加快器不会停留在2.5D扇出封装的最深层原因是几何性的。这少许值得明确证明，因为它决定了2030年之后的道路图。

在传统2.5DAI芯片中，逻辑裸片位于封装中心，HBM堆栈和SerDes排布在角落，电压转移器围绕封装叮咛。每一条内存信号、每一条互连信号以及每一安培供电电流，王人必须穿过裸片角落才能到达里面蓄意资源。若裸片边长为N，则：

·蓄意才调按N²（面积）缩微

·但内存带宽、互连和供电王人沿角落通过2.5D扇出承载，只可按N（周长）缩微。

正常增长弧线与线性增长弧线之间不断扩大的背离，组成了扇出逆境。不管底层逻辑节点何等激进，2.5D微缩王人会因此停滞。晶体管层面的校正无法弥补拓扑结构上的劣势。

3D折叠通过把原来受角落截止的资源转移到名义来搞定这一逆境。供电通过后头供电和集成电压转移器终了，高速内存通过羼杂键合联接逻辑，光I/O通过近封装Hi-ONE终了，它们齐全从周长转移到垂直名义。一朝资源位于名义上，就不错按N²缩微，从而匹配蓄意才调的正常增长。封装不再是一个由内存和SerDes左近带环绕的逻辑裸片，而变成一个垂直集成的堆栈，内存、互连、供电和逻辑共同微缩。

该道路图给出了明确时候线。大致到2030年之前，AI加快器，即AscendSuperPoD系列，包括2025年的Ascend910C、2026年的Ascend950，以及后续Ascend990，将依赖老练本事组合：chiplet、2.5D扇出，以及基于微凸点和标准间距羼杂键合的3D堆叠。大致在2030年，Ascend990将把逻辑折叠引入AI加快器类别。而后，3D折叠将成为2035年之前承载α增长的主要机制。沿着这一齐径，到2035年，硬件集成度预计增长杰出100倍，τ的诽谤将散播在本事栈的每一层，而不再逼近在器件层。

边栏B：AI系统标准上的τ

·UB辛劳拜访蔓延：约数十μs→约100ns（≈500倍τ缩减）

·Hi-ONE单模块带宽：8Tb/s，与单芯片UB带宽匹配。

·Hi-ONESerDes传输距离：从约100cm裁汰至约5cm；面板到面板传输距离从

·扇出逆境：蓄意∝N²，而受左近截止的带宽、I/O和供电∝N。

·3DFolding：把带宽、光I/O和供电从角落转移到名义，规复N²平等增长。

·2026年至2035年预计硬件集成度增长：杰出100倍。

5.逻辑与存储：从解耦到再行和会

τ微缩的一个含义值得单独筹商，因为它既有本事后果，也有产业后果。

在8086时期，产业通过标准化内存总线，专门将处理器和存储器解耦。解耦使两个产业约略独处微缩与演进：处理器性能沿摩尔弧线快速提高，存储厂商也在其傍边发展出一个纷乱的独处市集。

AI时期正在逆转这种解耦。蓄意密度的持续蔓延正在把储存带宽、蔓延、功耗和封装推向极限。HBM、羼杂键合和3D堆叠SRAM王人是吞并底层事实的推崇：对于当代AI责任负载而言，数据转移与蓄意自己雷同要道，逻辑和存储正在再行被推向概述的物理集成。跟着二者和会，供应链中的影响力平衡也正在转向存储和封装厂商。

本事标的十分明确，但经济层面的搞定决策尚未详情。AI硬件时期的永恒成效，将属于那些既能在本事上和会逻辑与存储，又能建立经济互助机制、让两个产业永恒分享和会收益的企业。

这不仅是一个研究问题，亦然畴昔十年产业必须处理的结构性问题。τ微缩使每一次分离所带来的跨层成本变得可见，也使这个问题无法再被推迟。

6.绽开性挑战

如若把τ微缩描摹成一个完善的系统，将会产生误导。仍有若干实责问题有待搞定。本文列出这些问题，既是为了证明正在鼓吹的责任，亦然在邀请互助。

用具链与秩绪论：今天的EDA降生于一个将面积、时序和功耗动作三个独处轴进行优化的时期，系统τ仅动作残差。

全面逻辑折叠条目用具链把多个堆叠裸片视为一个连气儿想象实体，在单元粒度而非模块粒度上分离逻辑，在斡旋成本函数下对系数三维体积进行布局，并在跨裸片旅途上完成时序料理。垂直互连寄生参数、KOZ摈斥区和晶圆间工艺变化会在这些旅途上发生交互，这是传统2D用具无法充分处理的。

初步里面用具一经开发出来，并产生了灵验终结。秩绪论细节将在畴昔几个月发表。面向τ的原生用具链，需要具备绽开性、多物理场才息争三维原生才调，这是畴昔十年最迫切的赋能投资。

晶圆间工艺偏差：逻辑折叠会把来自潜在不同批次，某些情况下以至不同节点的晶圆键合在沿路。晶圆间的阈值电压、驱动电流和互连RC变化显耀大于晶圆里面偏差，况兼最逼近地影响时钟分派和保持时候裕量。智能冗余、自合乎赔偿和τ感知的签核经由，王人是支吾这一问题的必要组成部分。

垂直互连支拨：每一个羼杂键合点和每一个TSV王人会带来有限电阻和电容刑事包袱，TSV的KOZ还会占用标准单元区域。因此，逻辑折叠必须在每一层上通过一个肤浅不等式逐层评释：

这一阈值一经在转移要路路子和存储上被跨越。不同责任负载下阈值并不相通，跟着键合间距松开，这一鸿沟还会转移。

动力：τ是时候定律，而非焦耳定律。一个运行速率快10倍但功耗高10倍的超等节点，并莫得违背缩微旨趣，却可能超出电网承载才调。

因此，τ标准微缩需要一个动力层面的伴侣原则：采选内存语义互连架构以扼杀堆栈支拨，采选近封装或共封装光学器件以按数目级诽谤每比特皮焦能耗，采选后头供电，采选存内或近存蓄意，并在践诺中审慎地把τ裕度升沉为功耗收益。这雷同于数据中心标准上的DVFS，与智高东说念主机延长续航的机制相通。

迫切的是，τ裕度自己在被分派到能耗标的时，也会提供动力裕度。

基准测试：现时行业中的性能基准，如Linpack、MLPerf和SPEC，是为一个责任负载只需要一个标量目的的时期想象的。τ缩微所条目的产业基准应为τ剖面基准，即以向量表情表现系统每一层的主导τ，以及该层剩余优化空间。主导τ层，按界说便是下一轮投资标的。

07.六年总结，十年瞻望

2020年5月至2026年5月期间，华为半导体想象并量产了381颗芯片，干事于转移、AI、汽车、工业和基础设施市集。在系数居品组合中，τ缩微论点禁受住了端庄：

·在器件和电路层，晶体管密度已从155向400+MTr/mm²（到2031年）提高。

·在芯片层，LogicFolding在前沿转移SoC上一经评释，要路路子频率、功耗效用和密度不错在固定的器件节点上持续提高。

·在系统层，UnifiedBus和Hi-ONE一经评释，数百微秒的通讯τ不错被压缩至数百纳秒，多机架AI集群不错推崇为单一的一致性机器。

瞻望畴昔，CPU性能中枢频率预计到2029年将迈向4GHz及以上，麒麟SoC效用预计在三到五年内在典型使用下将提高1倍以上，AI硬件集成度预计到2035年将增长100倍以上。

超越任何单一居品的更深层宗旨是秩绪论层面的。τ缩微是自Dennard以来第一个为系数堆栈提供分享优化办法的缩微原则。

它向工艺本事东说念主员、电路想象师、架构师、系统工程师和软件团队发出信号：这些群体当今正在以相通的单元优化相通的量，任何单层的校正必须传导至系统τ才算灵验。

它也向行业策略家和本钱确立者标明，下一笔投资应奴才τ而非节点——竞争性的性能不再条目常驻在光刻本事的最前沿，而封装、存储带宽和互连架构想象当今承载着此前仅由前沿逻辑节点所领有的策略权重。

对于在成长过程中将“摩尔定律”等同于“杰出”的一代工程师而言，这是一个穷困的更正。几何时期事实上一经扫尾；否定这一事实不是可行的策略。通过缩微终了加快的时期正在让位于通过多层电子系统的τ优化终了加快的时期——而在畴昔六到十年中以τ为紧要办法的公司、研究团体和生态系统，将决定而后十年蓄意的模样。

畴昔十年的责任范围一经端正。好多绽开问题仍然存在，莫得任何单一组织不错独自搞定——用具链、标准、基准、器件物理和经济模子王人需要超越任何单一公司的孝敬。

因此，本文既是一份来自前哨的敷陈，亦然一份邀请。前方的道路图条目尖酸，但标的是明确的。

致谢

本文吸收了华为半导体过火晶圆代工、开荒、EDA和系统互助伙伴生态系统中数千名工程师六年责任的效果。作家感谢那些以耐烦使这项责任成为可能的客户。

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